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IEEE IEDM大会上,台积电官方披露了5nm工艺的最新进展,给出了大量确凿数据,看♂起来十分的︵◑↔↕▪欢欣鼓舞。

台积电

5nm将是台积电的又一个重要工艺节点,分为N5、N5P两个版本,前者相比于N7۩ 7nm工艺性能提升15%、功耗降低30%,后者在前者基础上继续性能提升7%、功耗降低15%。

台积电5nm将使用╝第五代FinFET晶体管技术,EUV极紫外光刻技术也扩展到10多个光∩刻层,整体晶体管密度提升84%——7nm是每平方毫米9627①万个晶体管,5nm就将是每平方毫米1.7灬71亿个晶体管。

台积电称¤5nìm工艺目前正处于风险试产阶段,测试芯片的良品率平▌均已达80%,∈最高可超过90%,不过这些芯片都相对很简单,如果放在复杂的移动和桌面芯片上,良品率还┒做不到这么高,但具体数据未公开。

具体来说,台积电5nm工艺的测试芯片有两种,一是2Д56Mb S●RAM,单元面Ω积包括25000平方纳米的高◣电流版本、21000平方纳米的高密度版本,后者号称是迄今最小的,总面积5.376平方™毫米。

二是综合了S┑⿴RAM、CPU/GPU逻辑单元、IO单元的,面积占比分别为30%、60%、10%,总面积估计大约17.92平方毫米。

按照这个面积计算,一块300mmↆ晶圆应该能生产出3252颗芯¨片,良品率80%,那么完好的芯片至少是2602个,缺陷率1.271个每平方厘米。

当然,现代高性й能芯片面积都相当大,比如麒麟990↙┈┉√ 5G达到了113.31平方毫米。

按照一颗芯片100平方毫米计算,1.271个每平方厘米的缺陷★意味着良品率为32%,∵看着不高但◥对于风险试产阶段的工艺来说还是完全合格的,☆足够合作伙伴进行早期测试与ψ评估。

另外,AMD Zen2架构每颗芯片(八核心)҉的面积约为10♧.35×7.37=76.28平方毫米,对应良品率就是41%。

台积电还※公布‥了5nm工艺下÷CPU、〓GPU芯片۞的电压、频率℡对应关▄系,CPU通过测试的最低值∑是0.7V、1.5GHz,最高可以做到1.2V 3.25GHz,GPU则是↘最低0.65V 0.66GHz、最高1.2V 1.43GHz。当然这ō都是初步结果,后续肯定还会大大提升。

台☎积电↕预计,5nm工艺将在2020年上半年投入大规模量产,相关芯片产品将在2020年晚些时候陆续登场,苹果A14、华为麒麟1000系列、AMD Zen4架构⇔四代锐龙♯♮都是★妥妥的了,只★是据说初期产能会被苹果和华为基本№吃光。